VITAL을 이용한 메모리 장치의 VHDL 모델링 고찰

• 영문명: A Review of VHDL Modeling of Memory Devices Using VITAL
• 발행기관: 호서대학교 공업기술연구소
• 저자명: 김경식 변우섭
• 간행물 정보: 『공업기술연구 논문집』제16권 제1호, 363~375쪽, 전체 13쪽
• 주제분류: 공학 > 공학일반
• 파일형태: PDF
• 발행일자: 1997.12.30

국문 초록

메모리 모델에 대한 VHDL 기술권 고안이 ■ 아직 없어서 , 메모리 장치에 대해서는 ASIC vendor 들이나 하드웨어 개발자들이 동작 수준 (behavioral level)으로 모델링 해왔다 . 그러나 동작 수준의 모델링은 시간적 , 기능적관점에서 정확하지 못한 문제점이 있다 . 본 연구에서는 VHDL 메모리 모델링에 대해 현재 발표된 VITAL을 이용한 연구들을 고찰한다

영문 초록

Since VHDL technical recommendations on memory models have not been announced yet, memory devices have been modeled in behavioral level by ASIC vendors and some hardware developers. However VHDL in behavioral level is short in timing and operating point of view. In this research current studies about VHDL memory modeling using VITAL are surveyed and analyzed.

목차

1. 서 론 5. 절 론

2. Balaji 의 메모 리모델링

3. Jose 의 메모리 모델링

4. 메 모 리 에 대 한 TAG 논의들

5. 결 론