ATM 시스템용 234.7 MHz 저지터 PLL의 설계

• 영문명: Design of 234.7 MHz Low Jitter PLL for ATM System
• 발행기관: 호서대학교 공업기술연구소
• 저자명: 蔡 相 動
• 간행물 정보: 『공업기술연구 논문집』제16권 제1호, 849~858쪽, 전체 10쪽
• 주제분류: 공학 > 공학일반
• 파일형태: PDF
• 발행일자: 1997.12.30

국문 초록

B—ISDN에 쓰이는 ATM 교환기 스위치 링크 및 망동기를 위한 고속 저지터형 CMOS PLL을 설계 제작하였다. 이 PLL은 46.94 MHz의 외부 입력 클럭을 이용하여 234.7 MHz 의 고속 시스템 클럭을 발생시키는 역할을 한다. 고속에서 저지터 특성을 갖게 하기 위하여 고속 아날로그 PLL 회로에 기존의 회로보다 지터 특성이 발생이 적은 위상 비교기 회로와 전압제어 발진기 회로를 적용하였다. 또한 신호/잡음 감도를 개선하기 위하여 1C의 내부 블록들을 신호의 종류에 따라 분리하여 배치하였다. 집적회로로의 구현은 제작비용의 절감과 전력소모를 고려하여 0.8 um 디지털 CMOS 기술을 이용하였다. 제작된 칩에 대한 측정 결과로부터 구현된 회로는 234.7MHz의 안정된 고속 클럭을 발생시키고 있음을 확인할 수 있었으며, 기존의 방식으로 설계된 PLL 회로가 약 60 다요의 지터를 갖는데 비해 본 연구에 의한 PI丄은 약 15ps의 저지터 특성을 나타낸다는 것을 확인할 수 있었다.

목차

I . 서 론

n. p l l 회로의 설계

m. 설계 제작 및 측정결과

IV. 결 론