75μm Cu via가 형성된 3D 스택 패키지용 interconnection 공정 및 접합부의 전기적 특성

• 영문명: Interconnection Process and Electrical Properties of the Interconnection Joints for 3D Stack Package with 75μm Cu Via
• 발행기관: 한국마이크로전자및패키징학회
• 간행물 정보: 『마이크로전자 및 패키징학회지』제12권 제2호, 111~119쪽, 전체 9쪽
• 주제분류: 공학 > 산업공학
• 파일형태: PDF
• 발행일자: 2005.06.30

국문 초록

직경 75μm 높이 90μm및 150μm 피치의 Cu via를 통한 삼차원 배선구조를 갖는 스택 시편을 deep RIE를 이용한 via hole 형성공정 , 펄스-역펄스 전기도금법에 의한 Cu via filling 공정, CMP를 이용한 Si thinning 공정, photholithography, 금속박막 스퍼터링, 전기도금법에 의한 Cu/Sn 범프 형성공정 및 플립칩 공정을 이용하여 제작하였다. Cu via를 갖는 daisy chain 시편에서 측정한 접속범프 개수에 따른 daisy chain의 저항 그래프의 기울기로부터 Cu/Sn 범프 접속저항과 Cu via 저항을 구하는 것이 가능하였다. 270℃에서 2분간 유지하여 플립칩 본딩시 100×100μm크기의 Cu/Sn 범프 접속저항은 6.7 mΩ이었으며, 직경 75 μm, 높이 90μm인 Cu via의 저항은 2.3mΩ이었다.

영문 초록

Stack specimen with three dimensional interconnection structure through Cu via of 75μm diameter, 90μm height and 150μm pitch was successfully fabricated using subsequent processes of via hole formation with Deep RIE (reactive ion etching), Cu via filling with pulse-reverse electroplating, Si thinning with CMP, photolithography, metal film sputtering, Cu/Sn bump formation, and flip chip bonding. Contact resistance of Cu/Sn bump and Cu via resistance could be determined ken the slope of the daisy chain resistance vs the number of bump joints of the flip chip specimen containing Cu via. When flip- chip bonded at 270℃ for 2 minutes, the contact resistance of the Cu/Sn bump joints of 100×100μm size was 6.7mΩ and the Cu via resistance of 75μm diameter, 90μm height was 2.3mΩ.

목차

1. 서론

2. 실험 방법

3. 결과 및 고찰

4. 결론

감사의 글

참고문헌

키워드

Stack package System in Package Flip chip Cu via Electroplating electronic packaging