웨이퍼 레벨 Cu 본딩을 위한 Cu/SiO₂ CMP 공정 연구

• 영문명: Cu/SiO₂ CMP Process for Wafer Level Cu Bonding
• 발행기관: 한국마이크로전자및패키징학회
• 간행물 정보: 『마이크로전자 및 패키징학회지』제20권 제2호, 47~51쪽, 전체 5쪽
• 주제분류: 공학 > 산업공학
• 파일형태: PDF
• 발행일자: 2013.06.30

국문 초록

본 연구에서는 웨이퍼 레벨 Cu 본딩을 이용한 3D 적층 IC의 개발을 위해 2단계 기계적 화학적 연마법(CMP)을 제안하고 그 결과를 고찰하였다. 다마신(damascene) 공정을 이용한 Cu/SiO₂ 복합 계면에서의 Cu dishing을 최소화하기 위해 Cu CMP 후 SiO₂ CMP를 추가로 시행하였으며, 이를 통해 Cu dishing을 100~200Å까지 낮출 수 있었다. Cu 범프의 표면거칠기도 동시에 개선되었음을 AFM 관찰을 통해 확인하였다. 2단 CMP를 적용하여 진행한 웨이퍼 레벨 Cu본딩에서는 dishing이나 접합 계면이 관찰되지 않아 2단 CMP 공정이 성공적으로 적용되었음을 확인할 수 있었다.

영문 초록

Chemical mechanical polishing (CMP) has become one of the key processes in wafer level stacking technology for 3D stacked IC. In this study, two-step CMP process was proposed to polish Cu/SiO₂ hybrid bonding surface, that is, Cu CMP was followed by SiO₂ CMP to minimize Cu dishing. As a result, Cu dishing was reduced down to 100~200Å after SiO2 CMP and surface roughness was also improved. The bonding interface showed no noticeable dishing or interface line, implying high bonding strength.

목차

1. 서론

2. 실험 방법

3. 결과 및 토의

4. 결론

감사의 글

참고문헌

키워드

Cu CMP wafer level bonding Cu bonding dishing