Wafer 레벨에서의 위치에 따른 TSV의 Cu 충전거동

• 영문명: Cu-Filling Behavior in TSV with Positions in Wafer Level
• 발행기관: 한국마이크로전자및패키징학회
• 간행물 정보: 『마이크로전자 및 패키징학회지』제21권 제4호, 91~96쪽, 전체 6쪽
• 주제분류: 공학 > 산업공학
• 파일형태: PDF
• 발행일자: 2014.12.31

국문 초록

TSV기술은 실리콘 칩에 관통 홀(through silicon via)을 형성하고, 비아 내부에 전도성 금속으로 채워 수직으로 쌓아 올려 칩의 집적도를 향상시키는 3차원 패키징 기술로서, 와이어 본딩(wire bonding)방식으로 접속하는 기존의 방식에 비해 배선의 거리를 크게 단축시킬 수 있다. 이를 통해 빠른 처리 속도, 낮은 소비전력, 높은 소자밀도를 얻을 수 있다. 본 연구에서는 웨이퍼 레벨에서의 TSV 충전 경향을 조사하기 위하여, 실리콘의 칩 레벨에서부터 4" 웨이퍼까지 전해 도금법을 이용하여 Cu를 충전하였다. Cu 충전을 위한 도금액은 CuSO₄ 5H₂O, H₂SO₄ 와 소량의 첨가제로 구성하였다. 양극은 Pt를 사용하였으며, 음극은 0.5×0.5㎠~5×5㎠ 실리콘 칩과 4" 실리콘 wafer를 사용하였다. 실험 결과, 0.5×0.5㎠ 실리콘 칩을 이용하여 양극과 음극과의 거리에 따라 충전률을 비교하여 전극간 거리가 4 cm일 때 충전률이 가장 양호하였다. 5×5㎠ 실리콘 칩의 경우, 전류 공급위치로부터 0~0.5 cm 거리에 위치한 TSV의 경우 100%의 Cu충전률을 보였고, 4.5~5 cm 거리에 위치한 TSV의 경우 충전률이 약 95%로 비아의 입구 부분이 완전히 충전되지 않는 경향을 보였다. 전극에서 멀리 떨어져있는 TSV에서 Cu 충전률이 감소하였으며, 안정된 충전을 위하여 전류를 인가하는 시간을 2 hrs에서 2.5 hrs로 증가시켜 4" 웨이퍼에서 양호한 TSV 충전을 할 수 있었다.

영문 초록

Through silicon via (TSV) technology is to form a via hole in a silicon chip, and to stack the chips vertically for three-dimensional (3D) electronics packaging technology. This can reduce current path, power consumption and response time. In this study, Cu-filling substrate size was changed from Si-chip to a 4" wafer to investigate the behavior of Cu filling in wafer level. The electrolyte for Cu filling consisted of CuSO₄ 5H₂O, H₂SO₄ and small amount of additives. The anode was Pt, and cathode was changed from 0.5×0.5㎠ to 4" wafer. As experimental results, in the case of 5×5㎠ Si chip, suitable distance of electrodes was 4cm having 100% filling ratio. The distance of 0~0.5 cm from current supplying location showed 100% filling ratio, and distance of 4.5~5 cm showed 95%. It was confirmed good TSV filling was achieved by plating for 2.5 hrs.

목차

1. 서론

2. 실험 방법

3. 실험결과 및 고찰

4. 결론

Acknowledgements

References

키워드

through silicon via Cu-filling Electroplating Si wafer Filling ratio