저지연 LDPC 복호기의 하드웨어 구현 및 검증

• 영문명: Hardware Implementation and Validation of Low-Latency LDPC
• 발행기관: 한국산업기술융합학회(구. 산업기술교육훈련학회)
• 저자명: 유흥렬(Heung-Ryol Yoo) 손영득(Yung-Deug Son)
• 간행물 정보: 『산업기술연구논문지』제29권 1호, 17~25쪽, 전체 9쪽
• 주제분류: 공학 > 산업공학
• 파일형태: PDF
• 발행일자: 2024.03.30

국문 초록

본 논문은 저지연 LDPC 복호기의 하드웨어를 설계하고 오류 성능을 검증하였다. LDPC 코드는 국제 휴대 인터넷 표준 IEEE802.16e의 오류정정 부호로 채택되었으며 본 논문에서 구현한 LL-LDPC 코드는 IEEE802.16e에서 물리계층의 기술로 정해진 Structured-LDPC 부호류의 한 종류로 부호화 계산량을 효율적으로 줄인 LDPC 코드 이다. 저지연 LDPC 복호기는 반복 복호에 따른 복호 지연 시간을 줄이기 위해 병렬복호 방법을 이용한다. 저지연 LDPC 복호기는 부호기에서의 부호화 반복이 4회인 것을 바탕으로 4개의 SISO 모듈로 구성되었다. 병렬로 연결된 4개의 SISO 모듈은 동시에 병렬복호 하여 그렇지 않은 경우와 비교하여 1/4로 지연 시간을 감소시켰다.

영문 초록

In this investigation, we developed the hardware for a low-latency low-density parity check (LDPC) decoder and validated its error-correction performance. The LDPC code was chosen as the error-correction code conforming to the international portable Internet standard IEEE 802.16e. The LL-LDPC code, implemented in this study, efficiently minimizes the number of coded calculations through the utilization of a type of Structured-LDPC code defined by the physical layer description in IEEE 802.16e. The low-delay LDPC decoder employs a parallel decoding method to mitigate the decoding delay associated with repetitive decoding. Comprising four SISO modules based on four coding repetitions in the coder, the low-delay LDPC decoder significantly reduces delay times. The four SISO modules operate in parallel, enabling simultaneous decoding and thereby decreasing the delay time by 1/4 compared to alternative approaches.

목차

Ⅰ. 서 론

Ⅱ. Low-latency LDPC 개요

Ⅲ. 오류 성능 시뮬레이션

Ⅳ. 하드웨어 설계 및 검증

Ⅴ. 결 론

References

키워드

부호화 복호기 병렬 처리 저밀도 체크 패리티 체크 부호 저지연 Coding Decoding LDPC Low-Latency Parallel