Bumpless 접속 기술을 이용한 웨이퍼 레벨 3차원 적층 기술

• 영문명: 3D Integration using Bumpless Wafer-on-Wafer (WOW) Technology
• 발행기관: 한국마이크로전자및패키징학회
• 간행물 정보: 『마이크로전자 및 패키징학회지』제19권 제4호, 71~78쪽, 전체 8쪽
• 주제분류: 공학 > 산업공학
• 파일형태: PDF
• 발행일자: 2012.12.31

국문 초록

본 논문은 기존의 미세화 경향에 대한bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 문제점과 그 해결책에 대해 자세히 설명하며, 특히 10 µm 이하로 박막화한 로직 디바이스의 특성 변화에 대한 결과를 보고한다. 웨이퍼 박막화 공정에서는 기계적 강도 변동 요인, 금속 불순물에 대한 gettering 대책에 대해 논의되며, 본딩 공정에서는 웨이퍼의 두께 균일도를 높이기 위한 방법에 대해 설명한다. TSV형성 공정에서는 누설 전류 발생 원인과 개선 방법을 소개한다. 마지막으로 본 기술을 적용한 3차원 디바이스에 대한 roadmap에 관해 논의할 것이다.

영문 초록

This paper describes trends in conventional scaling compared with advanced technologies such as 3D integration (3DI) and bumpless through-silicon via (TSV) processes, as well as the characteristics of CMOS (Complementary Metal Oxide Semiconductor) Logic device after thinning the wafers to less than 10 µm. Each module process including thinning, stacking, and TSV, is optimized for 3D Wafer-on-Wafer (WOW) application. Optimization results are discussed with valuable data in detail. Since vertical wiring of bumpless TSV can be connected directly to the upper and lower substrates by self-alignment, bumps are not necessary when TSV interconnects are used.

목차

1. 서론

2. 2차원에서 3차원으로의 파라다임 변화

3. Bumpless TSV를 사용한 WOW 기술

4. 디바이스 평가 결과

5. 향후의 개발 방향에 대해

6. 결론

감사의 글

References

키워드

3D-IC TSV Bumpless WOW CMOS transistor