시간 영역 비교기를 사용한 PAM-4 ZQ 보정 회로 설계

• 영문명: Design of a PAM-4 ZQ Calibration Circuit Using Time Domain Comparator
• 발행기관: 한국전자통신학회
• 저자명: 조항민(Hang-Min Jo) 이원영(Won-Young Lee) 전현규(Hyunkyu Jeon)
• 간행물 정보: 『한국전자통신학회 논문지』제19권 제6호, 1191~1198쪽, 전체 8쪽
• 주제분류: 공학 > 전자/정보통신공학
• 파일형태: PDF
• 발행일자: 2024.12.31

국문 초록

본 논문은 차세대 메모리 인터페이스를 위한 시간 영역 비교기를 사용한 4-level Pulse Amplitude Modulation (PAM-4) 3-point ZQ 보정 설계 기법을 제안한다. 제안된 ZQ 보정은 pull-up 보정과 pull-down 보정을 진행할 때 모두 외부 ZQ 저항을 공유하여 추가적인 회로 및 방법 없이 3-point 보정을 수행한다. 또한, 시간 영역 비교기를 사용하여 level separation mismatch ratio (RLM)과 lock time을 향상시켰다. 제안된 ZQ 보정에 사용된 시간 영역 비교기는 voltage controlled delay line (VCDL)과 time amplifier (TA), phase detector (PD)로 구성되어 있다. 제안된 ZQ 보정은 1.2-V의 공급 전압과 65-nm CMOS 공정으로 설계되었다. 제안하는 시간 영역 비교기를 통해 감지 증폭기 사용 대비 약 3.89%의 RLM과 22 사이클의 lock time을 향상시켰다.

영문 초록

This paper proposes a PAM-4 3-point ZQ calibration design technique using a time-domain comparator for next-generation memory interfaces employing 4-level pulse amplitude modulation (PAM-4). The proposed ZQ calibration performs 3-point calibration by sharing an external ZQ resistor during both pull-up and pull-down calibration processes. Additionally, the proposed ZQ calibration enhances the level separation mismatch ratio (RLM) and lock time by utilizing the time-domain comparator. The time-domain comparator used in the proposed ZQ calibration consists of a voltage-controlled delay line (VCDL), a time amplifier (TA), and a phase detector (PD). The proposed ZQ calibration was designed with a 1.2-V supply voltage and 65-nm CMOS technology. Compared to a conventional sense amplifier, the proposed time-domain comparator improves RLM by approximately 3.89% and lock time by 22 cycles.

목차

Ⅰ. 서 론

Ⅱ. 본 론

Ⅲ. 시뮬레이션 결과

Ⅳ. 결론

References

키워드

ZQ 보정 시간 영역 비교기 단일 종단 송신기 메모리 인터페이스 ZQ Calibration Time Domain Comparator Single-Ended Transmitter Memory Interface