이분법을 이용한 CMOS D-FF의 불안정상태 구간 측정

• 영문명: Metastability Window Measurement of CMOS D-FF Using Bisection
• 발행기관: 한국전자통신학회
• 저자명: 김강철(Kang Chul Kim) Jiang Chong
• 간행물 정보: 『한국전자통신학회 논문지』제12권 제2호, 273~279쪽, 전체 7쪽
• 주제분류: 공학 > 전자/정보통신공학
• 파일형태: PDF
• 발행일자: 2017.04.30

국문 초록

트랜지트터의 대용량 집적 기술이 발전함에 따라 다수의 CPU를 하나의 칩에 구현하게 되었으며, 시스템의 요구사항을 맞추기 위하여 클럭 주파수는 점점 더 빨라지고 있다. 그러나 클럭 주파수를 증가시키는 것은 클럭 동기화 같은 시스템의 오동작을 일으키는 문제들을 유발시킬 수 있으므로 디지털 칩 설계 시에 불안정 상태 문제를 피하는 것이 아주 중요하다. 본 논문에서는 80nm CMOS 공정으로 설계된 D-FF을 사용하여 온도, 전원, 전달 게이트의 크기에 따라 Hspice의 이분법을 사용하여 불안정상태 구간을 측정한다. 모의 실험 결과에서 불안정상태 구간은 온도와 전원 전압의 증가에 따라 조금 증가하였지만, 전달 게이트의 면적에 대해서는 에 포물선 모양으로 비례하고 있으며, 전달 게이트의 P 형과 N 형 트랜지스터의 비율이 4:2 일 때 불안정상태 구간이 최소가 되는 것을 확인하였다.

영문 초록

As massive integration technology of transistors has been developing, multi-core circuit is fabricated on a silicon chip and a clock frequency is getting faster to meet the system requirement. But increasing the clock frequency can induce some problems to violate the operation of system such as clock synchronization, so it is very import to avoid metastability events to design digital chips. In this paper, metastability windows are measured by bisection method in H-spice depending on temperature, supply voltage, and the size of transmission gate with D-FF designed with 180nm CMOS process. The simulation results show that the metastability window(: MW) is slightly increasing to temperature and supply voltage, but is quadratic to the area of a transmission gate, and the best area ration of P and N transitor in transmission gate is P/N=4/2 to get the least MW.

목차

I. Introduction

Ⅱ. Related work

Ⅲ. Bisection method

Ⅳ. Simulation results for metastability

Ⅴ. Conclusions

References

키워드

Metastability Window Setup Time Hold Time Bisection Transmission Gate 불안정 상태 구간 준비 시간 유지 시간 이분법 전달 게이트