고속 ADC 회로를 위한 100 MS/s의 샘플링의 SHA 설계

• 영문명: Development of a SHA with 100 MS/s for High-Speed ADC Circuits
• 발행기관: 한국전자통신학회
• 저자명: 채용웅(Yong-Yoong Chai)
• 간행물 정보: 『한국전자통신학회 논문지』제7권 제2호, 295~301쪽, 전체 7쪽
• 주제분류: 공학 > 전자/정보통신공학
• 파일형태: PDF
• 발행일자: 2012.04.30

국문 초록

본 논문에서는 고속 ADC의 앞단에서 사용하기 위한 1 Vpp의 입력 신호 범위에서 12 Bit의 해상도를 갖고 100 MS/s의 샘플링 속도에서 동작하는 SHA를 설계하였다. 제안된 시스템은 입력 주파수가 5 MHz, 샘플링 주파수 100 MHz 일 때 SFDR(Spurious Free Dynamic Range)가 약 66.3 dB로 해상도가 떨어졌으나 feedthrough를 제거한 회로는 SFDR이 약 73 dB로 12 bit 해상도를 갖는다.

영문 초록

In this article, we have designed SHA, which has 12 Bit resolution at an input signal range of 1 Vpp and operates at a sampling speed of 100 MS/s in order to use at front of high speed ADC. SFDR(Spurious Free Dynamic Range) of the proposed system drops to approximately 66.3 dB resolution when the input frequency is 5 MHz, and the sampling frequency is 100 MHz, however, the circuit without a feedthrough has 12 bit resolution with approximately 73 dB.

목차

Ⅰ. 서 론

Ⅱ. 기본구조

Ⅲ. 입력버퍼

IV. Switched Source Follower (SSF)

V. Sample & Hold 회로의 시뮬레이션 결과

Vl. 결 론

참고 문헌

키워드

ADC SHA SSF switch Feedthrough 아날로그 디지털 변환기 샘플 앤드 홀드 증폭기 스위치 소스 팔로워 스위치 피드쓰루